Crowdly
Add to Chrome
Systèmes élec. & informatiques (MESISI120424)
Looking for Systèmes élec. & informatiques (MESISI120424) test answers and solutions? Browse our comprehensive collection of verified answers for Systèmes élec. & informatiques (MESISI120424) at learning.devinci.fr.
Get instant access to accurate answers and detailed explanations for your course questions. Our community-driven platform helps students succeed!
Ce code permet de générer un signal PWM dont le rapport cyclique en % est de: ( donner la valeur numerique en %)
int outPin = 9 ;
void setup() {
pinMode(outPin, OUTPUT);
} void loop() {
digitalWrite(outPin, HIGH);
delay(50);
digitalWrite(outPin, LOW);
delay(200);
}
Le rapport cyclique en %:
74HC74, quelle est l'affirmation fausse ?
74HC393, quelle(es) affirmation (s) est vraie (s)?
The master resets are active-HIGH asynchronous inputs to each 4-bit counter identified by the "1" and "2" in the pin description.A HIGH level on the nMR input overrides the clock and sets the outputs LOW.
Quelle (es) affirmation (s) est (sont) vraie (s)?
74HC74, quelle est l'affirmation fausse ?
- H = High-level = « 1 » logique
- L = Low-level = « 0 » logique
- I = Input
- O = Output
- Une tension en entrée > VIH est un H logique,
- Une tension en entrée < VIL est un L logique,
- Le comportement du composant n’est pas défini pour une tension intermédiaire (entre VIL et VIH) !
Pour réaliser un compteur qui compte jusqu'à 3 et recommence
The 74HC74 is dual positive edge triggered D-type flip-flop. They have individual data (nD), clock (nCP), set (nSD) and reset (nRD) inputs, and complementary nQ and nQ outputs. Data at the nD-input, that meets the set-up and hold time requirements on the LOW-to-HIGH clock transition, is stored in the flip-flop and appears at the nQ output.
Quelle affirmation est fausse?
on peut générer un signal PWM sur la broche:
74HC74, quelle est l'affirmation fausse ?
- H = High-level = « 1 » logique
- L = Low-level = « 0 » logique
- I = Input
- O = Output
Une
tension en entrée > VIH est un H logique,
Une
tension en entrée < VIL est un L logique,
Le
comportement du composant n’est pas défini pour une tension intermédiaire
(entre VIL et VIH) !