Crowdly
Add to Chrome
Sistemas digitales (4FM1+AD)
Looking for Sistemas digitales (4FM1+AD) test answers and solutions? Browse our comprehensive collection of verified answers for Sistemas digitales (4FM1+AD) at moodle.upm.es.
Get instant access to accurate answers and detailed explanations for your course questions. Our community-driven platform helps students succeed!
View this question
La simulación que aparece en la figura adjunta indica que el retardo existente entre las entradas y la salida del circuito simulado es de tipo: 
❌
❌
✅
View this question
La siguiente ventana muestra la estructura de bibliotecas de la herramienta VERIBEST para un determinado diseño. A partir de ella se puede deducir que: 
0%
0%
0%
View this question
El significado de los valores ‘U’ , ‘X’ y ‘Z’ del paquete STD_LOGIC es
0%
0%
0%
View this question
La afirmación: “Una entidad de VHDL siempre tiene que llevar el comando PORT” es:
50%
0%
✅
View this question
Dado el siguiente fragmento de código:
Y sabiendo que los drivers de las entradas son:a<= '0', '1' AFTER 10 NS;b<= '0', '1' AFTER 10 NS;c<= '1';¿Cuántos ciclos delta requeriría la simulación del correspondiente circuito? (solución numérica)
| ENTITY combinacional ISPORT (a,b,c: IN BIT; s: OUT BIT);END combinacional;ARCHITECTURE comportamiento OF combinacional ISSIGNAL or_ab: BIT;BEGINOR2: PROCESS(a, b)BEGINor_ab<= a OR b;END PROCESS;AND2: PROCESS(or_ab, c)BEGINs<= or_ab AND c;END PROCESS;END comportamiento; |
View this question
Indicar de las siguientes afirmaciones cuales son verdaderas
✅
❌
✅
❌
View this question
La simulación que aparece en la figura adjunta indica que el retardo existente entre las entradas y la salida del circuito simulado es de tipo: 
0%
0%
0%
View this question
La siguiente ventana muestra la estructura de bibliotecas de la herramienta VERIBEST para un determinado diseño. A partir de ella se puede deducir que: 
0%
0%
0%
View this question
View this question