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Sistemas digitales (4FM1+AD)
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La simulación que aparece en la figura adjunta indica que el retardo existente entre las entradas y la salida del circuito simulado es de tipo: 
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La siguiente ventana muestra la estructura de bibliotecas de la herramienta VERIBEST para un determinado diseño. A partir de ella se puede deducir que: 
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Dado el siguiente fragmento de código:
Y sabiendo que los drivers de las entradas son:a<= '0', '1' AFTER 10 NS;b<= '0', '1' AFTER 10 NS;c<= '1';¿Cuántos ciclos delta requeriría la simulación del correspondiente circuito? (solución numérica)
| ENTITY combinacional ISPORT (a,b,c: IN BIT; s: OUT BIT);END combinacional;ARCHITECTURE comportamiento OF combinacional ISSIGNAL or_ab: BIT;BEGINOR2: PROCESS(a, b)BEGINor_ab<= a OR b;END PROCESS;AND2: PROCESS(or_ab, c)BEGINs<= or_ab AND c;END PROCESS;END comportamiento; |
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La afirmación: “Una entidad de VHDL siempre tiene que llevar el comando PORT” es:
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El significado de los valores ‘U’ , ‘X’ y ‘Z’ del paquete STD_LOGIC es
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Indicar de las siguientes afirmaciones cuales son verdaderas
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La siguiente ventana muestra la estructura de bibliotecas de la herramienta VERIBEST para un determinado diseño. A partir de ella se puede deducir que: 
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La simulación que aparece en la figura adjunta indica que el retardo existente entre las entradas y la salida del circuito simulado es de tipo: 
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