Nenhum registo para o endereço ou para os dados/conteúdos.

Pelo menos dois registos para o endereço.

Pelo menos dois registos para os endereços e um registo para o dado/conteúdo.

Pelo menos dois registos para o dado/conteúdo.

Pelo menos um registo para o endereço e um registo para o dado/conteúdo.

Valores de 8 bits (1 bytes) colocados na memória (conteúdo).

Valores de 32 bits (4 bytes) colocados na memória (conteúdo).

A instrução DCD reserva o número de bytes indicado como argumento.

O valor equivalente ao endereço do bloco.

Valores de 1 bit colocados na memória (conteúdo).

É uma quebra no programa onde o programa acaba.

É um salto no código de um ciclo. 

Uma linha com uma instrução ou pseudo instrução que produz código máquina, definida pelo utilizador, onde a execução do programas é interrompida.

Uma linha com uma pseudo instrução de alocação ou definição de dados, definida pelo utilizador, onde a execução do programas é interrompida.

É uma quebra entre os dados e o código.

Pode ser mapeado em apenas uma parte da tabela de entradas.

Não pode ser mapeado nas entradas da tabela.

Pode ser mapeado em apenas uma entrada da tabela.

Pode ser só mapeado em entradas pares da tabela.

Pode ser mapeado em qualquer uma das entradas da tabela.

O dado é escrito na memória cache e na memória principal, mas só continuamos quando a escrita for finalizada em ambas.

O dado é escrito na memória cache e na memória principal, mas continuamos quando a escrita for finalizada em qualquer uma delas.

O dado é escrito só na memória principal, mas continuamos quando a escrita for finalizada em na cache.

O dado é escrito só na memória secundária

O dado é escrito na memória cache e na memória principal, mas continuamos quando a escrita for finalizada em na cache.

Não é possível alterar o acesso à memória secundária.

Não é possível alterar o acesso à memória primária.

É possível alterar o hardware do CPU.

Não é possível alterar a estrutura das ações do CPU.

É possível atualizar a estrutura das ações do CPU.

De escrita e de leitura.

De escrita e de leitura parcial.

Só de leitura.

Só de escrita.

De escrita parcial e de leitura.

Pode ser acedida diretamente pelo CPU.

Não pode ser acedida diretamente pelo CPU.

Só via memoria cache nível 3.

Só via controlador ou uma interface.

Só via memória secundária.

Um frame para todas as invocações da subrotina.

Um frame para cada invocação da subrotina.

Um conjunto de frames para entradas e um conjunto de frames para saídas da subrotina..

Um frame para entradas e um frame para saídas da subrotina..

Nenhum frame.

Parâmetros de entrada, parâmetros de saída, varáveis locais e obrigatoriamente endereço de retorno e  anterior frame pointer.

Só parâmetros de entrada, parâmetros de saída e varáveis locais.

Só parâmetros de entrada.

Parâmetros de entrada, parâmetros de saída, varáveis locais, endereço de retorno e  anterior frame pointer.

Só parâmetros de entrada, parâmetros de saída.