The two circuits, A and B, modeled by Verilog below are logic equivalent.

  module circuit_A(
  clk          ,
  rstn         ,
  A            ,
  B            ,
  C            ,
  F            
  );
  input         clk            ;//Input clock
  input         rstn           ;//A-sync reset signal, low active
  input         A              ;
  input         B              ;
  input         C              ;
  output        F              ;
  
  assign F = (B && !C) || (!A && B);
  endmodule
  module circuit_B(
  clk          ,
  rstn         ,
  A            ,
  B            ,
  C            ,
  F            
  );
  input         clk            ;//Input clock
  input         rstn           ;//A-sync reset signal, low active
  input         A              ;
  input         B              ;
  input         C              ;
  output        F              ;
  wire   [ 1:0] AB             ;
  assign AB = {A,B};  
  assign AB = {A,B};  
  assign F = (AB==2'h0) ? 1'b0:
             (AB==2'h1) ? 1'b1:
             (AB==2'h2) ? 1'b0: !C; 
  endmodule