Є наступний Verilog-модуль: module shifter #( parameter W...
✅ The verified answer to this question is available below. Our community-reviewed solutions help you understand the material better.
Є наступний Verilog-модуль:
module shifter #( parameter WIDTH = 9 )( input [$clog2(WIDTH)-1:0] a, input [$clog2(WIDTH)-1:0] b, output reg [WIDTH-1:0] c, input clk ); always @(сlk) begin assign c <= a << b; endendmoduleНехай:
- на вхід a подається число, що відповідає місяцю народження студента;
- на вхід b подається число, що відповідає першому числу номера студента в журналі + 5
Визначити:
Стан виходу c після 3 циклів осцилятора. Записати відповідь у бітовому форматі (c3c2c1c0). Невизначений стан записувати як 'x'.