A sequential logic circuit is modeled by the Verilog HDL code in Listing below. Which type of flip-flop/latch is modeled by this Verilog code?

  module gate_ff1(
  clk          ,
  rstn         ,
  in           ,
  q            
  );
  input         clk            ;//Input clock
  input         rstn           ;//A-sync reset signal, low active
  input         in             ;
  output        q              ;
  reg           q              ;
  
  always @ (posedge clk or negedge rstn) begin
    if (!rstn) begin
      q <= 1'b0;
    end
    else begin
      q <= in;
    end
  end
  endmodule