A combinational logic circuit is modeled by the Verilog HDL code in Listing below.  Which Boolean expression is correct for the output signal F?

  module ece210_hdl(
  A            ,
  B            ,
  C            ,
  D            ,
  F           
  );
  input         A              ;
  input         B              ;
  input         C              ;
  input         D              ;
  output        F              ;
  
  assign F = (A&&B) + (C||D);
  endmodule