Le fragment de code fourni est exécuté sur un processeur pipeline dont le chemin de données comprend les étages suivants :

IF : Recherche de l’instruction en mémoire et incrémentation du PC.

ID : Décodage de l’instruction, lecture des registres opérandes, calcul de l’adresse cible, évaluation de la 

condition de branchement et mise à jour du PC.

EX : Exécution des opérations arithmétiques et logiques via l'UAL. 

MEM : Accès à la mémoire en lecture ou en écriture. 

WB : Écriture du résultat (calcul ou lecture mémoire) dans la banque de registres.

Ce processeur pipeline permet la lecture et l’écriture d’un même registre au cours du même cycle d’horloge. Il intègre un mécanisme complet d’envoi matériel (forwarding), mais ne dispose d’aucune technique de prédiction de branchement.

Combien de cycles de suspensions (stalls) sont nécessaires pour résoudre tous les aléas de données et de contrôle lors de l’exécution du fragment de code fourni sur ce processeur pipeline ? 

Le fragment de code fourni est exécuté sur un processeur pipeline dont le chemin de données comprend les étages suivants :

IF : Recherche de l’instruction en mémoire et incrémentation du PC.

ID : Décodage de l’instruction, lecture des registres opérandes, calcul de l’adresse cible, évaluation de la 

condition de branchement et mise à jour du PC.

EX : Exécution des opérations arithmétiques et logiques via l'UAL. 

MEM : Accès à la mémoire en lecture ou en écriture. 

WB : Écriture du résultat (calcul ou lecture mémoire) dans la banque de registres.

Ce processeur pipeline permet la lecture et l’écriture d’un même registre au cours du même cycle d’horloge. Il intègre un mécanisme complet d’envoi matériel (forwarding), mais ne dispose d’aucune technique de prédiction de branchement.

Combien d’opérations de forwarding de type MEM-EX sont réalisées lors de l’exécution du fragment de code fourni sur ce processeur pipeline ?

Le fragment de code fourni est exécuté sur un processeur pipeline dont le chemin de données comprend les étages suivants :

IF : Recherche de l’instruction en mémoire et incrémentation du PC.

ID : Décodage de l’instruction, lecture des registres opérandes, calcul de l’adresse cible, évaluation de la 

condition de branchement et mise à jour du PC.

EX : Exécution des opérations arithmétiques et logiques via l'UAL. 

MEM : Accès à la mémoire en lecture ou en écriture. 

WB : Écriture du résultat (calcul ou lecture mémoire) dans la banque de registres.

Ce processeur pipeline permet la lecture et l’écriture d’un même registre au cours du même cycle d’horloge. Il intègre un mécanisme complet d’envoi matériel (forwarding), mais ne dispose d’aucune technique de prédiction de branchement.

Combien d’opérations de forwarding de type MEM-MEM sont réalisées lors de l’exécution du fragment de code fourni sur ce processeur pipeline ? 

Le fragment de code fourni est exécuté sur un processeur pipeline dont le chemin de données comprend les étages suivants :

IF : Recherche de l’instruction en mémoire et incrémentation du PC.

ID : Décodage de l’instruction, lecture des registres opérandes, calcul de l’adresse cible, évaluation de la 

condition de branchement et mise à jour du PC.

EX : Exécution des opérations arithmétiques et logiques via l'UAL. 

MEM : Accès à la mémoire en lecture ou en écriture. 

WB : Écriture du résultat (calcul ou lecture mémoire) dans la banque de registres.

Ce processeur pipeline permet la lecture et l’écriture d’un même registre au cours du même cycle d’horloge. Il intègre un mécanisme complet d’envoi matériel (forwarding), mais ne dispose d’aucune technique de prédiction de branchement.

Combien d’opérations de forwarding de type EX-EX sont réalisées lors de l’exécution du fragment de code fourni sur ce processeur pipeline ? 

Le fragment de code fourni est exécuté sur un processeur pipeline dont le chemin de données comprend les étages suivants :

IF : Recherche de l’instruction en mémoire et incrémentation du PC.

ID : Décodage de l’instruction, lecture des registres opérandes, calcul de l’adresse cible, évaluation de la 

condition de branchement et mise à jour du PC.

EX : Exécution des opérations arithmétiques et logiques via l'UAL. 

MEM : Accès à la mémoire en lecture ou en écriture. 

WB : Écriture du résultat (calcul ou lecture mémoire) dans la banque de registres.

Ce processeur pipeline permet la lecture et l’écriture d’un même registre au cours du même cycle d’horloge. Il intègre un mécanisme complet d’envoi matériel (forwarding), mais ne dispose d’aucune technique de prédiction de branchement.

Combien de cycles de suspensions (stalls) sont nécessaires pour résoudre tous les aléas de contrôle lors de l’exécution du fragment de code fourni sur ce processeur pipeline ? 

Le fragment de code fourni est exécuté sur un processeur pipeline dont le chemin de données comprend les étages suivants :

IF : Recherche de l’instruction en mémoire et incrémentation du PC.

ID : Décodage de l’instruction, lecture des registres opérandes, calcul de l’adresse cible, évaluation de la 

condition de branchement et mise à jour du PC.

EX : Exécution des opérations arithmétiques et logiques via l'UAL. 

MEM : Accès à la mémoire en lecture ou en écriture. 

WB : Écriture du résultat (calcul ou lecture mémoire) dans la banque de registres.

Ce processeur pipeline permet la lecture et l’écriture d’un même registre au cours du même cycle d’horloge. Il intègre un mécanisme complet d’envoi matériel (forwarding), mais ne dispose d’aucune technique de prédiction de branchement.

Combien de cycles d’horloge sont nécessaire pour l’exécution du fragment de code fourni sur ce processeur pipeline ?

Le fragment de code fourni est exécuté sur un processeur pipeline dont le chemin de données comprend les étages suivants :

IF : Recherche de l’instruction en mémoire et incrémentation du PC.

ID : Décodage de l’instruction, lecture des registres opérandes, calcul de l’adresse cible, évaluation de la 

condition de branchement et mise à jour du PC.

EX : Exécution des opérations arithmétiques et logiques via l'UAL. 

MEM : Accès à la mémoire en lecture ou en écriture. 

WB : Écriture du résultat (calcul ou lecture mémoire) dans la banque de registres.

Ce processeur pipeline permet la lecture et l’écriture d’un même registre au cours du même cycle d’horloge. Il intègre un mécanisme complet d’envoi matériel (forwarding), mais ne dispose d’aucune technique de prédiction de branchement.

Combien d’opérations de lecture et d’écriture d’un même registre au cours du même cycle d’horloge sont réalisées lors de l’exécution du fragment de code fourni sur ce processeur pipeline ? 

Le fragment de code fourni est exécuté sur un processeur pipeline dont le chemin de données comprend les étages suivants :

IF : Recherche de l’instruction en mémoire et incrémentation du PC.

ID : Décodage de l’instruction, lecture des registres opérandes, calcul de l’adresse cible, évaluation de la 

condition de branchement et mise à jour du PC.

EX : Exécution des opérations arithmétiques et logiques via l'UAL. 

MEM : Accès à la mémoire en lecture ou en écriture. 

WB : Écriture du résultat (calcul ou lecture mémoire) dans la banque de registres.

Ce processeur pipeline permet la lecture et l’écriture d’un même registre au cours du même cycle d’horloge. Il intègre un mécanisme complet d’envoi matériel (forwarding), mais ne dispose d’aucune technique de prédiction de branchement.

Combien de fois l’instruction « J FOR » est-elle exécutée lors de l’exécution du fragment de code fourni sur ce processeur pipeline ? 

Le fragment de code fourni est exécuté sur un processeur pipeline dont le chemin de données comprend les étages suivants :

IF : Recherche de l’instruction en mémoire et incrémentation du PC.

ID : Décodage de l’instruction, lecture des registres opérandes, calcul de l’adresse cible, évaluation de la 

condition de branchement et mise à jour du PC.

EX : Exécution des opérations arithmétiques et logiques via l'UAL. 

MEM : Accès à la mémoire en lecture ou en écriture. 

WB : Écriture du résultat (calcul ou lecture mémoire) dans la banque de registres.

Ce processeur pipeline permet la lecture et l’écriture d’un même registre au cours du même cycle d’horloge. Il intègre un mécanisme complet d’envoi matériel (forwarding), mais ne dispose d’aucune technique de prédiction de branchement.

Combien de fois l’instruction « BEQ R6, R7, END » est-elle exécutée lors de l’exécution du fragment de code fourni sur ce processeur pipeline ?