logo

Crowdly

Browser

Додати до Chrome

Systèmes élec. & informatiques (MESISI120424)

Шукаєте відповіді та рішення тестів для Systèmes élec. & informatiques (MESISI120424)? Перегляньте нашу велику колекцію перевірених відповідей для Systèmes élec. & informatiques (MESISI120424) в learning.devinci.fr.

Отримайте миттєвий доступ до точних відповідей та детальних пояснень для питань вашого курсу. Наша платформа, створена спільнотою, допомагає студентам досягати успіху!

Le circuit ci-dessous est alimenté avec un signal PWM (e(t) est un signal PWM) on peut récupérer la tension moyenne du signal :

0%
0%
0%
Переглянути це питання

Quelle (es) affirmation (s) est (sont) vraie (s)?

0%
0%
0%
0%
Переглянути це питання

Pour commander dynamiquement 6 capteurs analogiques avec une seule entrée Arduino (A0), on peut :

0%
0%
0%
0%
0%
0%
0%
0%
0%
Переглянути це питання

Dans un montage Arduino, on effectue les connexions sur le 74HC4051 suivantes :

  • S0 est reliée à une broche numérique et reçoit un niveau logique HIGH

  • S1 est reliée à une broche numérique et reçoit un niveau logique LOW

  • S2 est reliée à la masse (GND)

  • E est reliée à la masse (GND)

Quel canal est connecté à Z ?

0%
0%
0%
0%
0%
0%
0%
0%
100%
Переглянути це питання

74HC393, quelle(es) affirmation (s) est vraie (s)?

The master resets are active-HIGH asynchronous inputs to each 4-bit counter identified by the "1" and "2" in the pin description.

A HIGH level on the nMR input overrides the clock and sets the outputs LOW.

0%
0%
0%
0%
0%
Переглянути це питання

74HC74, quelle affirmation est fausse ?

0%
0%
0%
0%
Переглянути це питання

74HC74, quelle est l'affirmation fausse ?

On note que :
  • H = High-level = « 1 » logique
  • L = Low-level =  « 0 » logique
  • I = Input
  • O = Output
  • Une tension en entrée > VIH  est un H logique,
  • Une tension en entrée < VIL  est un L logique,
  • Le comportement du composant n’est pas défini pour une tension intermédiaire (entre VIL et VIH) !

0%
0%
0%
0%
Переглянути це питання

The 74HC74 is dual positive edge triggered D-type flip-flop. They have individual data (nD), clock (nCP), set (nSD) and reset (nRD) inputs, and complementary nQ and nQ outputs. Data at the nD-input, that meets the set-up and hold time requirements on the LOW-to-HIGH clock transition, is stored in the flip-flop and appears at the nQ output.

Quelle affirmation est fausse?

0%
0%
0%
0%
0%
Переглянути це питання

Quelle (es) affirmation (s) est (sont) vraie (s)?

0%
0%
100%
0%
Переглянути це питання

Pour réaliser un compteur qui compte jusqu'à 3 et recommence

0%
0%
0%
0%
100%
Переглянути це питання

Хочете миттєвий доступ до всіх перевірених відповідей на learning.devinci.fr?

Отримайте необмежений доступ до відповідей на екзаменаційні питання - встановіть розширення Crowdly зараз!

Browser

Додати до Chrome