Crowdly
Додати до Chrome
* Contrôles Continus - P2 - Promo 2029
Шукаєте відповіді та рішення тестів для * Contrôles Continus - P2 - Promo 2029? Перегляньте нашу велику колекцію перевірених відповідей для * Contrôles Continus - P2 - Promo 2029 в moodle.myefrei.fr.
Отримайте миттєвий доступ до точних відповідей та детальних пояснень для питань вашого курсу. Наша платформа, створена спільнотою, допомагає студентам досягати успіху!
Il s’agit de concevoir un registre à chargement série-parallèle de 4 bits présentant les E/S suivantes :
L
= Commande de chargement parallèle active au niveau bas (
L=1 : chargement parallèle; L=0chargement série et décalage à
droite)
E
S= Entrée de donnée série
I
0,
I
1, I2 et I3 = Entrées de donnée parallèlesLa
sortie Q
0 correspond à la bascule la plus à gaucheLa
sortie Q
3 correspond à la bascule la plus à droite
Le circuit combinatoire synthétisant l’entrée D bascule obéit alors aux expressions logiques suivantes :
Il s’agit de concevoir un registre à chargement série-parallèle de 4 bits présentant les E/S suivantes :
L
= Commande de chargement parallèle active au niveau bas (
L=1 : chargement parallèle; L=0chargement série et décalage à
droite)
E
S= Entrée de donnée série
I
0,
I
1, I2 et I3 = Entrées de donnée parallèlesLa
sortie Q
0 correspond à la bascule la plus à gaucheLa
sortie Q
3 correspond à la bascule la plus à droite
Le circuit combinatoire synthétisant l’entrée D bascule obéit alors aux expressions logiques suivantes :
We take again the 4-bit integrated decimal counter (0 to 9) that we experimented with in the lab and recall its inputs and outputs :
Priority inputs, all active low :
- = Counter enable control
- = Parallel load control
- = Count up / count down selection
Data inputs and outputs :
A,
B, C and D = Parallel data inputs
Q
A,
Q
B, QC et QD = Parallel data inputsA corresponds to the least significant bit
B corresponds to the most significant bit of the counter
Determine the sequence of numbers generated in a loop by the counter when it is configured as shown in the figure below :
Soit un registre à décalage bidirectionnel réalisé avec 4 bascules D. Ce circuit présente les E/S suivantes :
R
= Commande du sens du décalage (R=1 : à
droite et R=0 à gauche)
- ES
= Entrée de donnée série
S
S= Sortie de donnée série
La
sortie Q0 correspond à la bascule la plus à gauche
La
sortie Q3 correspond à la bascule la plus à droite
Quelle doit être la fonction logique du circuit combinatoire synthétisant l’entrée D3 ?
Il s’agit de concevoir un registre à chargement série-parallèle de 4 bits présentant les E/S suivantes :
L
= Commande de chargement parallèle active au niveau bas (
L=1 : chargement parallèle; L=0chargement série et décalage à
droite)
E
S= Entrée de donnée série
I
0,
I
1, I2 et I3 = Entrées de donnée parallèlesLa
sortie Q
0 correspond à la bascule la plus à gaucheLa
sortie Q
3 correspond à la bascule la plus à droite
Le circuit combinatoire synthétisant l’entrée D bascule obéit alors aux expressions logiques suivantes :
Soit un registre à décalage bidirectionnel réalisé avec 4 bascules D. Ce circuit présente les E/S suivantes :
R
= Commande du sens du décalage (R=1 : à
droite et R=0 à gauche)
- ES
= Entrée de donnée série
S
S= Sortie de donnée série
La
sortie Q0 correspond à la bascule la plus à gauche
La
sortie Q3 correspond à la bascule la plus à droite
Quelle doit être la fonction logique du circuit combinatoire synthétisant l’entrée D3 ?
Il s’agit de concevoir un registre à chargement série-parallèle de 4 bits présentant les E/S suivantes :
L
= Commande de chargement parallèle active au niveau bas (
L=1 : chargement parallèle; L=0chargement série et décalage à
droite)
E
S= Entrée de donnée série
I
0,
I
1, I2 et I3 = Entrées de donnée parallèlesLa
sortie Q
0 correspond à la bascule la plus à gaucheLa
sortie Q
3 correspond à la bascule la plus à droite
Le circuit combinatoire synthétisant l’entrée D bascule obéit alors aux expressions logiques suivantes :
Soit un registre à décalage bidirectionnel réalisé avec 4 bascules D. Ce circuit présente les E/S suivantes :
R
= Commande du sens du décalage (R=1 : à
droite et R=0 à gauche)
- ES
= Entrée de donnée série
S
S= Sortie de donnée série
La
sortie Q0 correspond à la bascule la plus à gauche
La
sortie Q3 correspond à la bascule la plus à droite
Quelle doit être la fonction logique du circuit combinatoire synthétisant l’entrée D3 ?
Il s’agit de concevoir un registre à chargement série-parallèle de 4 bits présentant les E/S suivantes :
L
= Commande de chargement parallèle active au niveau bas (
L=1 : chargement parallèle; L=0chargement série et décalage à
droite)
E
S= Entrée de donnée série
I
0,
I
1, I2 et I3 = Entrées de donnée parallèlesLa
sortie Q
0 correspond à la bascule la plus à gaucheLa
sortie Q
3 correspond à la bascule la plus à droite
Le circuit combinatoire synthétisant l’entrée D bascule obéit alors aux expressions logiques suivantes :
It involves designing a 4-bit serial-parallel load register with the following inputs and outputs :
L
= Parallel load control, active low (
L=1 : parallel load; L=0 serial load and shift right)E
S= Serial data input
I
0,
I
1, I2 et I3 = Parallel data inputs- Q0 corresponds to the leftmost flip-flope
- Q3 corresponds to the rightmost flip-flope
The combinational circuit synthesizing the input DK of the kth flip-flop then follows the following logical expressions