Crowdly
Додати до Chrome
Sistemas digitales (4FM1+AD)
Шукаєте відповіді та рішення тестів для Sistemas digitales (4FM1+AD)? Перегляньте нашу велику колекцію перевірених відповідей для Sistemas digitales (4FM1+AD) в moodle.upm.es.
Отримайте миттєвий доступ до точних відповідей та детальних пояснень для питань вашого курсу. Наша платформа, створена спільнотою, допомагає студентам досягати успіху!
Переглянути це питання
La simulación que aparece en la figura adjunta indica que el retardo existente entre las entradas y la salida del circuito simulado es de tipo: 
❌
❌
✅
Переглянути це питання
La siguiente ventana muestra la estructura de bibliotecas de la herramienta VERIBEST para un determinado diseño. A partir de ella se puede deducir que: 
0%
0%
0%
Переглянути це питання
Dado el siguiente fragmento de código:
Y sabiendo que los drivers de las entradas son:a<= '0', '1' AFTER 10 NS;b<= '0', '1' AFTER 10 NS;c<= '1';¿Cuántos ciclos delta requeriría la simulación del correspondiente circuito? (solución numérica)
| ENTITY combinacional ISPORT (a,b,c: IN BIT; s: OUT BIT);END combinacional;ARCHITECTURE comportamiento OF combinacional ISSIGNAL or_ab: BIT;BEGINOR2: PROCESS(a, b)BEGINor_ab<= a OR b;END PROCESS;AND2: PROCESS(or_ab, c)BEGINs<= or_ab AND c;END PROCESS;END comportamiento; |
Переглянути це питання
La afirmación: “Una entidad de VHDL siempre tiene que llevar el comando PORT” es:
50%
0%
✅
Переглянути це питання
El significado de los valores ‘U’ , ‘X’ y ‘Z’ del paquete STD_LOGIC es
0%
0%
0%
Переглянути це питання
Indicar de las siguientes afirmaciones cuales son verdaderas
✅
❌
✅
❌
Переглянути це питання
La siguiente ventana muestra la estructura de bibliotecas de la herramienta VERIBEST para un determinado diseño. A partir de ella se puede deducir que: 
0%
0%
0%
Переглянути це питання
Переглянути це питання
La simulación que aparece en la figura adjunta indica que el retardo existente entre las entradas y la salida del circuito simulado es de tipo: 
0%
0%
0%
Переглянути це питання