Які з
представлених пар записів сигналів не є еквівалентними у VHDL ?

Question

Які з
представлених пар записів сигналів не є еквівалентними у  VHDL ?

Answer

D(1)                        d(2)

Answer

X:
integer                x:real

Answer

DATA_in
: std_logic                       datа_IN : std_logic

Answer

string
‘123’              string ”123”

Crowdly