Il s’agit de concevoir un registre à chargement série-parallèle de 4 bits présentant les E/S suivantes : L = Commande de chargement parallèle active au niveau bas ( L=1 : chargement parallèle ; L=0 chargement série et décalage à droite) E S = Entrée de donnée série I 0 , I 1 , I 2 et I 3 = Entrées de donnée parallèles La sortie Q 0 correspond à la bascule la plus à gauche La sortie Q 3 correspond à la bascule la plus à droite Le circuit combinatoire synthétisant l’entrée D K de la k ème bascule obéit alors aux expressions logiques suivantes :

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Il s’agit de concevoir un

registre à chargement série-parallèle de 4 bits présentant les E/S

suivantes :

L
= Commande de chargement parallèle active au niveau bas (
L=1 : chargement parallèle; L=0
chargement série et décalage à
droite)
E
_S
= Entrée de donnée série
I
₀
,
I
₁, I₂ et I₃ = Entrées de donnée parallèles
La
sortie Q
₀ correspond à la bascule la plus à gauche
La
sortie Q
₃ correspond à la bascule la plus à droite

circuit combinatoire synthétisant l’entrée D

_K de la k^ème

bascule

obéit alors aux expressions logiques suivantes :

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