Un programme de test (benchmark) de 1 000 instructions s'exécute sur un processeur pipeline à 5 étages (IF, ID, EX, MEM et WB). Ce processeur n'inclut aucune technique d’optimisation (le mécanisme d’envoi matériel ou forwarding est absent, et la lecture/écriture d’un même registre ne peut pas s'effectuer lors du même cycle d'horloge).

Au cours de l'exécution, on comptabilise un total de 500 cycles de suspension (stalls). Parmi ces suspensions, 15% ont été introduites pour résoudre des aléas de données de type RAW (Read After Write) survenant systématiquement entre deux instructions consécutives. 

Déterminez le nombre d'instructions ayant subi des cycles de suspension pour attendre la mise à jour effective du registre avant de pouvoir le lire.