The two circuits, A and B, modeled by Verilog below are logic equivalent.

  module circuit_A(
  clk          ,
  rstn         ,
  A            ,
  B            ,
  C            ,
  F            
  );
  input         clk            ;//Input clock
  input         rstn           ;//A-sync reset signal, low active
  input         A              ;
  input         B              ;
  input         C              ;
  output        F              ;
  reg           F              ;
  wire          F_w            ;
  
  assign F_w = (B && !C) || (!A && B);
  always @ (posedge clk or negedge rstn) begin
    if (!rstn) begin
      F <= 1'b0;
    end
    else begin
      F <= F_w;
    end
  end
  endmodule
 
  module circuit_B(
  clk          ,
  rstn         ,
  A            ,
  B            ,
  C            ,
  F            
  );
  input         clk            ;//Input clock
  input         rstn           ;//A-sync reset signal, low active
  input         A              ;
  input         B              ;
  input         C              ;
  output        F              ;
  reg           F              ;
  wire          F_w            ;
  
  always @ (posedge clk or negedge rstn) begin
  if (!rstn) begin
    F <= 1'b0;
  end
  else begin
    if (F_w)
      F <= 1'b1;
    else
      F <= 1'b0;
    end
  end
  assign F_w =  (B && !A )||(!C && B);
  endmodule