Crowdly
Додати до Chrome
Надано частину VHDL програми: signal a,b: std_logic_vector(1 downto 0...
✅ Перевірена відповідь на це питання доступна нижче. Наші рішення, перевірені спільнотою, допомагають краще зрозуміти матеріал.
Надано частину VHDL програми:
signal a,b: std_logic_vector(1 downto 0);
signal c: std_logic_vector(3 downto 0);
c <= a & b;
Чому дорівнюватиме С, якщо а=01, b=10?
0%
0%
100%
0%