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UEF 1.2.1:Architectures évoluées des ordinateurs
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...
#pragma omp parallel num_threads(4)
{
#pragma omp for nowait
for (int i = 0; i < 100; i++) {
data[i] = effectuer_calcul(i);
}
#pragma omp single nowait
{
int somme = 0;
for (int i = 0; i < 100; i++) {
}
moyenne_globale = somme / 100.0;
}
#pragma omp for nowait
for (int i = 0; i < 100; i++) {
}
}
...
...
#pragma omp parallel num_threads(4)
{
#pragma omp for nowait
for (int i = 0; i < 100; i++) {
data[i] = effectuer_calcul(i);
}
#pragma omp single
{
int somme = 0;
for (int i = 0; i < 100; i++) {
}
moyenne_globale = somme / 100.0;
}
#pragma omp for nowait
for (int i = 0; i < 100; i++) {
}
}
...
...
#pragma omp parallel num_threads(4)
{
#pragma omp for
for (int i = 0; i < 100; i++) {
data[i] = effectuer_calcul(i);
}
#pragma omp single
{
int somme = 0;
for (int i = 0; i < 100; i++) {
}
moyenne_globale = somme / 100.0;
}
#pragma omp for nowait
for (int i = 0; i < 100; i++) {
}
}
...
…
#pragma omp parallel num_threads (8)
{
for (int i = 0; i < 4; i++)
#pragma omp for
for (int j = 0; j < 200; j++)
for (int k = 0; k < 5; k++)
… // Nécessite 2 cycles d’horloge
}
…
…
#pragma omp parallel num_threads (8)
{
#pragma omp for
for (int i = 0; i < 4; i++)
for (int j = 0; j < 20; j++)
for (int k = 0; k < 20; k++)
… // Nécessite 6 cycles d’horloge
}
…
Quel composant du processeur pipeline est chargé de piloter l'exécution au sein du chemin de données ?
Un programme de test (benchmark) de 1 000 instructions s'exécute sur un processeur pipeline à 5 étages (IF, ID, EX, MEM et WB). Ce processeur n'inclut aucune technique d’optimisation (le mécanisme d’envoi matériel ou forwarding est absent, et la lecture/écriture d’un même registre ne peut pas s'effectuer lors du même cycle d'horloge).
Au cours de l'exécution, on comptabilise un total de 500 cycles de suspension (stalls). Parmi ces suspensions, 15% ont été introduites pour résoudre des aléas de données de type RAW (Read After Write) survenant systématiquement entre deux instructions consécutives.
Déterminez le nombre d'instructions ayant subi des cycles de suspension pour attendre la mise à jour effective du registre avant de pouvoir le lire.
Dans un processeur pipeline à k étages, chaque étage étant caractérisé par un temps d'exécution égal à la période d'horloge τ, à quoi correspond le produit k × τ pour une instruction donnée ?