logo

Crowdly

Browser

Add to Chrome

Újrakonfigurálható digitális áramkörök

Looking for Újrakonfigurálható digitális áramkörök test answers and solutions? Browse our comprehensive collection of verified answers for Újrakonfigurálható digitális áramkörök at kmooc.uni-obuda.hu.

Get instant access to accurate answers and detailed explanations for your course questions. Our community-driven platform helps students succeed!

Az alábbi

programrésznek melyik RTL megoldás felel meg:

entity pelda_1 is

    Port

(src_clk: in std_logic;

          d :

in std_logic;

          q :

out std_logic);

end pelda_1;

 architecture Behavioral of pelda_1 is

 

begin

process (src_clk)

begin

   if

src_clk'event and src_clk='0' then

      q <=

d;

   end if;

end process;

end Behavioral;

0%
100%
0%
View this question

Válassza ki, melyik programrésszel valósítható meg az alábbi áramkör:

0%
100%
0%
View this question

Milyen áramköri elemet valósít

meg az alábbi példaprogram?

entity pelda_6 is

    Generic (BIT_SZAM :natural := 8);

    Port (src_clk: in std_logic;

          reset : in std_logic;

          CE : in std_logic;

      --   

d : in std_logic_vector(BIT_SZAM-1 downto 0);

          q : out std_logic_vector(BIT_SZAM-1

downto 0));

end pelda_6;

 

architecture

Behavioral of pelda_6 is

 begin

process (src_clk,

reset)

variable counter

: std_logic_vector(BIT_SZAM-1 downto 0);

begin

  

   if src_clk'event and src_clk='1' then

   if reset='1' then

      counter := (others=>'0');

    elsif CE='1' then

      counter:= counter+1;

   end if;

   end if;

   q<=counter;

end process;

end Behavioral;

0%
0%
0%
0%
View this question

Milyen áramköri elemet valósít

meg az alábbi példaprogram?

entity pelda_4 is

    Port (src_clk: in std_logic;

          reset : in std_logic;

          CE : in std_logic;

          d : in std_logic;

          q : out std_logic);

end pelda_4;

 architecture Behavioral

of pelda_4 is

 

begin

process (src_clk,

reset)

begin

  

   if src_clk'event and src_clk='1' then

   if reset='1' then

      q <= '0';

    elsif CE='1' then

     q<=d;     

   end if;

   end if;

end process;

end Behavioral;

0%
0%
0%
0%
View this question

Mit tartalmaz egy VHDL modul entity része?

100%
100%
0%
View this question

FPGA alapú szintézis rétegei

0%
0%
0%
0%
View this question

Párosítsd a tervezés különböző

fázisaiban elvégezhető ellenérzéseket

View this question

Mit tartalmaz egy VHDL modul architecture része?

0%
0%
0%
0%
View this question

Milyen típusú ellenőrzési lehetőségeket ismerünk FPGA-ban elkészített áramkörök ellenőrzésére

0%
0%
0%
View this question

Az alábbiak közül melyek a VHDL modul részei

0%
0%
0%
0%
View this question

Want instant access to all verified answers on kmooc.uni-obuda.hu?

Get Unlimited Answers To Exam Questions - Install Crowdly Extension Now!

Browser

Add to Chrome