Crowdly

bites boole

változó

tetszőlges pontosságú fix-pontos

zközzel lehet VHDL vagy Verilog modult integrálni a tervbe?

Milyen

System Generator es

Black Box

Bit Basher

Convert

Counter

Melyik memória modulok alkalmazhatóak a System Generator

környezetben

Dual Port

RAM

ROM

Single Port

RAM

FIFO

1 bites logikai boole típus (BOOL)

Milyen adattípusok alkalmazhatóak a System Generator

környezetben?

tetszőleges pontosságú fix-pontos

tetszőleges pontosságú lebegőpontos

csakis szabványos egész (8, 16, 32 bit)

A következő programkódnak melyik RTL leképzés felel meg:

entity

pelda_12_generate_vagy_kapu_b is

GENERIC ( N : natural :=4);

Port (A: in STD_LOGIC_VECTOR(N-1 downto 0);

B: in STD_LOGIC_VECTOR(N-1 downto 0);

q : out STD_LOGIC_VECTOR(N-1 downto

0));

end

pelda_12_generate_vagy_kapu_b;

architecture Behavioral of pelda_12_generate_vagy_kapu_b is

begin

G1: FOR i IN A'RANGE GENERATE

q(i)<='1'

WHEN (a(i) or b(i))='1' ELSE '0';

END GENERATE;

Vivado környezetben milyen lehetőségek vannak a tesztelendő jelek megjelölésére?

A tesztelendő

jeleknek a szintetizált áramkörben való megjelölése

A tesztelendő

jeleknek a kényszerállományban tcl paranccsal való megjelölése

A tesztelendő jeleknek

a HDL forrásodban való megjelölése

FPGA-ba ekészített áramkörök tesztelési lehetőségei:

Külső

méréstechnikai eszközök (oszcilloszkóp, külső logikai analizátor) alkalmazása

szimulációs környezetben áramkör működésének tanulmányozása

Az FPGA

áramkörbe integrált logikai analizátor alkalmazása (áramkör működés közben való

tesztelése)

Melyik programrész eredményezi a

következő RTL leképzést

entity pelda_12_generate_es_vagy_kapu_b is

GENERIC ( N : natural :=4);

Port (A: in STD_LOGIC_VECTOR(N-1

downto 0);

B: in STD_LOGIC_VECTOR(N-1

downto 0);

C: STD_LOGIC_VECTOR(N-1 downto 0);

q : out

STD_LOGIC_VECTOR(N-1 downto 0));

end pelda_12_generate_es_vagy_kapu_b;

architecture Behavioral of

pelda_12_generate_es_vagy_kapu_b is

signal s: STD_LOGIC_VECTOR(N-1

downto 0);

begin

G1: FOR i IN A'RANGE GENERATE

s(i)<=A(i) and

B(i);

q(i)<=s(i) and

C(i);

END GENERATE;

end Behavioral;

entity

pelda_12_generate_es_vagy_kapu_b is

GENERIC ( N :

natural :=4);

Port (A: in STD_LOGIC_VECTOR(N-1 downto 0);

B: in STD_LOGIC_VECTOR(N-1 downto 0);

STD_LOGIC_VECTOR(N-1 downto 0);

q : out STD_LOGIC_VECTOR(N-1 downto

0));

end

pelda_12_generate_es_vagy_kapu_b;

architecture

Behavioral of

pelda_12_generate_es_vagy_kapu_b is

signal s: STD_LOGIC_VECTOR(N-1 downto 0);

begin

G1: FOR i IN

A'RANGE GENERATE

s(i)<=A(i) or B(i);

q(i)<=s(i) and C(i);

END GENERATE;

end Behavioral;

entity pelda_12_generate_es_vagy_kapu_b is

GENERIC ( N : natural :=4);

Port (A: in STD_LOGIC_VECTOR(N-1

downto 0);

B: in STD_LOGIC_VECTOR(N-1

downto 0);

C: STD_LOGIC_VECTOR(N-1 downto 0);

q : out

STD_LOGIC_VECTOR(N-1 downto 0));

end pelda_12_generate_es_vagy_kapu_b;

architecture Behavioral of

pelda_12_generate_es_vagy_kapu_b is

signal s: STD_LOGIC_VECTOR(N-1

downto 0);

begin

G1: FOR i IN A'RANGE GENERATE

s(i)<=A(i) or B(i);

q(i)<=s(i) or C(i);

END GENERATE;

end Behavioral;

entity pelda_12_generate_es_vagy_kapu_b is

GENERIC ( N : natural :=4);

Port (A: in STD_LOGIC_VECTOR(N-1

downto 0);

B: in STD_LOGIC_VECTOR(N-1

downto 0);

C: STD_LOGIC_VECTOR(N-1 downto 0);

q : out

STD_LOGIC_VECTOR(N-1 downto 0));

end pelda_12_generate_es_vagy_kapu_b;

architecture Behavioral of

pelda_12_generate_es_vagy_kapu_b is

signal s: STD_LOGIC_VECTOR(N-1

downto 0);

begin

G1: FOR i IN A'RANGE GENERATE

s(i)<=A(i) and

B(i);

q(i)<=s(i) or C(i);

END GENERATE;

Melyik programrész eredményezi a

következő RTL leképzést:

Port ( S

: in STD_LOGIC_vector(1 downto 0);

I0,

I1, I2, I3 : in STD_LOGIC;

: out STD_LOGIC);

end mux_2;

architecture ar2_mux_2 of mux_2

begin

with S select

q<= I0 WHEN "00",

WHEN "01",

WHEN "10",

when others;

end ar2_mux_2;

entity mux_2 is

Port ( S

: in STD_LOGIC_vector(1 downto 0);

I0,

I1, I2, I3 : in STD_LOGIC;

: out STD_LOGIC);

end mux_2;

architecture Behavioral of mux_2

begin

q<= I0 WHEN S="00" ELSE

WHEN S="01" ELSE

WHEN S="10" ELSE

I3;

end Behavioral;

Port ( S

: in STD_LOGIC_vector(2 downto 0);

I0,

I1, I2, I3, I4, I5, I6, I7 : in STD_LOGIC;

: out STD_LOGIC);

end mux_2;

architecture ar2_mux_2 of mux_2

begin

with S select

q<= I0 WHEN "000",

WHEN "010",

WHEN "100",

when "101”,

I4 when others;

end ar2_mux_2;

Melyik

programrész eredményezi a következő RTL leképzést:

Port ( S

: in STD_LOGIC_vector(2 downto 0);

I0,

I1, I2, I3, I4, I5, I6, I7 : in STD_LOGIC;

: out STD_LOGIC);

end mux_2;

architecture ar2_mux_2 of mux_2

begin

with S select

q<= I0 WHEN "000",

WHEN "010",

WHEN "100",

when "101”,

I4 when others;

end ar2_mux_2;

entity mux_2 is

Port ( S

: in STD_LOGIC_vector(1 downto 0);

I0,

I1, I2, I3 : in STD_LOGIC;

: out STD_LOGIC);

end mux_2;

architecture Behavioral of mux_2

begin

q<= I0 WHEN S="00" ELSE

WHEN S="01" ELSE

WHEN S="10" ELSE

I3;

end Behavioral;

Port ( S

: in STD_LOGIC_vector(1 downto 0);

I0,

I1, I2, I3 : in STD_LOGIC;

: out STD_LOGIC);

end mux_2;

architecture ar2_mux_2 of mux_2

begin

with S select

q<= I0 WHEN "00",

WHEN "01",

WHEN "10",

when others;

end ar2_mux_2;