Choisissez l'instruction ou les instructions qui permettent de réaliser un additionneur entre les entrées A, B et C sur la sortie SUM afin de compléter le code VHDL du circuit suivant :

library IEEE;

use IEEE.STD_LOGIC_1164.all;

use IEEE.NUMERIC_STD.all;

entity ADDER is

      port  (A : in STD_LOGIC_VECTOR (7 downto 0);

             B : in INTEGER;

             C : in SIGNED(7 downto 0);

             SUM : out STD_LOGIC_VECTOR(7 downto 0));

end entity;

architecture BEHAVIOUR of ADDER is

begin

end architecture;

D'après la déclaration des signaux ci dessous et des exemples fournis, choisissez l'instruction qui permet de réaliser la conversion STD_LOGIC_VECTOR --> INTEGER

Signal U: UNSIGNED(7 downto 0);

Signal S: SIGNED (7 downto 0);

Signal V: STD_LOGIC_VECTOR(7 downto 0);

Signal N: INTEGER;

Exemples :

U <= UNSIGNED(V);    --

conversion STD_LOGIC_VECTOR à UNSIGNED

N <= TO_INTEGER(S); -- conversion SIGNED à INTEGER

D'après la déclaration des signaux ci-dessous et des exemples fournis, choisissez l'instruction qui permet de réaliser la conversion SIGNED --> STD_LOGIC_VECTOR

Signal U: UNSIGNED(7 downto 0);

Signal S: SIGNED (7 downto 0);

Signal V: STD_LOGIC_VECTOR(7 downto 0);

Signal N: INTEGER;

Exemples :

U <= UNSIGNED(V);    -- conversion STD_LOGIC_VECTOR à UNSIGNED

N <= TO_INTEGER(S); -- conversion SIGNED à INTEGER

Choisissez l'instruction ou les instructions qui permettent de réaliser en une ligne de code l’architecture d’un démultiplexeur (ou décodeur) 1 vers 32 afin de compléter le code VHDL du circuit ci-dessous. D étant l’entrée à démultiplexer, Y la sortie et SEL l’entrée de sélection.

entity DEMUX1V32 is

      port  (D : in STD_LOGIC;

             SEL : in STD_LOGIC_VECTOR(4 downto 0);

             Y : out STD_LOGIC_VECTOR(31 downto 0));

end entity;

architecture RTL of DEMUX1V32 is

begin

end architecture;

On considère un signal de type std_logic avec trois drivers. Donnez la valeur résolue de ce signal en fonction des valeurs des trois drivers. Valeurs des drivers : 'H', 'W', '0'. Quelle est la valeur résolue ?

Lorsque vous avez une entrée asynchrone sur votre composant , quelles sont les conséquences ? 

Quelles sont les conditions qui mènent à l'inférence de bascules D Flip-Flop à la synthèse ? 

EN utilisant la librairie NUMERIC_STD, quelles sont les instructions correctes pour incrémenter une valeur si je considère les signaux suivant : 

signal cnt : integer; 

signal Q : unsigned(7 downto 0); 

signal counter : std_logic_vector(7 downto 0); 

Combien de bascules D Flip Flop sont générées par le circuit suivant ? 

Combien de bascules D Flip Flop sont générées par le circuit suivant ? 

Signal OUTPUT : std_logic;

COUNTER : process

(CLK, RST)

variable COUNT : UNSIGNED(15 downto

0);

Begin

if

RST = '1'

then

COUNT := (others => '0');

  elsif

RISING_EDGE(CLK) then

COUNT := COUNT + 1;

OUTPUT <= COUNT(15);

end

if;