Choisissez l'instruction ou les instructions qui permettent de réaliser en une ligne de code l’architecture d’un démultiplexeur (ou décodeur) 1 vers 32 afin de compléter le code VHDL du circuit ci-dessous. D étant l’entrée à démultiplexer, Y la sortie et SEL l’entrée de sélection.

entity DEMUX1V32 is

      port  (D : in STD_LOGIC;

             SEL : in STD_LOGIC_VECTOR(4 downto 0);

             Y : out STD_LOGIC_VECTOR(31 downto 0));

end entity;

architecture RTL of DEMUX1V32 is

begin

end architecture;