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ARQUITECTURA DE ORDENADORES Todos los grupos
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¿Qué hace la pseudoinstrucción li rd, imm en RV32I?
La figura es una captura de la configuración del la cache de instrucciones en el simulador RIPES del procesador RISC-V de 32 bits:
¿Cuántos bytes puede almacenar esta caché?
¿Cómo afecta la política de escritura write-back al rendimiento?
La figura es una captura de la configuración del la cache de instrucciones en el simulador RIPES del procesador RISC-V de 32 bits:
¿Cuántas instrucciones puede almacenar esta caché?
¿Qué parámetro determina cuántos bloques comparten el mismo índice en una caché?
La figura es una captura de la configuración del la cache de instrucciones en el simulador RIPES del procesador RISC-V de 32 bits:
¿Cuántas instrucciones puede almacenar esta caché?
Al aumentar el tamaño de línea de caché en RIPES, ¿qué efecto suele observarse?
La figura es una captura de la configuración del la cache de instrucciones en el simulador RIPES del procesador RISC-V de 32 bits:
¿Cuántos bytes de usuario puede almacenar esta caché?
Nota: No hay que tener en cuenta el TAG, bits de validez...
Tras haber ejecutado el algoritmo convencional de multiplicación de matrices (filas x columnas), con optimizaciones de nivel 1 (véase el código fuente en la figura de más abajo), se observan diferentes tasas de aciertos de caché para 3 configuraciones diferentes de caché.
¿Qué tasa de aciertos se obtendrá si elevamos a 512 palabras/línea la configuración de caché?
Observe el estado de la memoria caché al terminar la ejecución de un programa y traté de identificar qué tipo de algoritmo se ha ejecutado (realizado en la práctica).
Nota: La matriz empleada se encuentra en la posición 0x01000000, tiene 4 filas y 8 columnas y sus elementos han sido pre-inicializados con los siguientes valores:
matrix:
.word 0x00 0x01 0x02 0x03 0x04 0x05 0x06 0x07
.word 0x10 0x11 0x12 0x13 0x14 0x15 0x16 0x17
.word 0x20 0x21 0x22 0x23 0x24 0x25 0x26 0x27
.word 0x30 0x31 0x32 0x33 0x34 0x35 0x36 0x37