Crowdly
Add to Chrome
Questions Bank (1517153 total)
On place successivement les objets ci-dessous dans un faisceau de lumière.
Avec lesquels peut-on obtenir
Les déchets en mer sont de nature et de taille très
diverses
: mégots, cotons-tiges, filets et équipements de
pêche, bourres de chasse, biomédias, ballons de baudruche, etc.
Parmi eux, les déchets plastiques (emballages, sacs,
granulés industriels …) sont de loin les plus répandus dans
l’environnement marin
. A l’échelle mondiale, on estime
aujourd’hui que la quantité de plastique dans les océans est
comprise entre 75 à 199 millions de tonnes (ce qui représente 85%
des déchets marins), et que 24400 milliards de particules de
micro-plastiques flotteraient à la surface des océans.
Source : https://www.ecologie.gouv.fr/dechets-marins
Quelle(s) matière(s) plastique(s) peuvent être collectées par le robot collecteur de déchets dans l’océan Atlantique ?
Document : Algorithme du programme de gestion du retour à la base
Consigne : En vous appuyant sur le document ci-dessus, attribuez le terme qui correspond à chaque case numérotée de 1 à 7
The two circuits, A and B, modeled by Verilog below are logic equivalent.
module circuit_A( clk , rstn , A , B , C , F ); input clk ;//Input clock input rstn ;//A-sync reset signal, low active input A ; input B ; input C ; output F ; reg F ; wire F_w ; assign F_w = (B && !C) || (!A && B); always @ (posedge clk or negedge rstn) begin if (!rstn) begin F <= 1'b0; end else begin F <= F_w; end end endmodule module circuit_B( clk , rstn , A , B , C , F ); input clk ;//Input clock input rstn ;//A-sync reset signal, low active input A ; input B ; input C ; output F ; reg F ; wire F_w ; always @ (posedge clk or negedge rstn) begin if (!rstn) begin F <= 1'b0; end else begin if (F_w) F <= 1'b1; else F <= 1'b0; end end assign F_w = (B && !A )||(!C && B); endmodule
A sequential logic circuit is modeled by the Verilog HDL code in Listing below. Which type of flip-flop/latch is modeled by this Verilog code?
module gate_ff1( clk , rstn , in , q ); input clk ;//Input clock input rstn ;//A-sync reset signal, low active input in ; output q ; reg q ; always @ (posedge clk or negedge rstn) begin if (!rstn) begin q <= 1'b0; end else begin q <= in; end end endmodule
Compléter
le diagramme
suivant : pour cela attribuer à chaque mot ou groupement
de mots le numéro du diagramme qui lui correspond.
Les deux questions suivantes sont associées au document ci-après :
Document : Un robot pour collecter des déchets à la surface de l'eau
De plus en plus de déchets flottent en mer, polluent les eaux et intoxiquent les animaux. La collecte de ces déchets, triés puis recyclés permet d’économiser les ressources naturelles non renouvelables (pétrole, aluminium…), de limiter les émissions de gaz à effet de serre, de préserver la faune et la flore subaquatiques. L’étude porte sur un robot collecteur de déchets se déplaçant de façon autonome sur l’eau.
Le déplacement du robot peut être modélisé par une chaîne énergétique. En vous appuyant sur le document fourni, compléter la chaîne énergétique présentée ci-après en associant au mot, ou groupement de mot, le numéro qui lui correspond Si un mot ou groupement de mot n’est pas dans la chaîne énergétique indiquer 0.
Обчисліть невласний інтеграл 2-го роду або встановіть його розбіжність.
access to * by self write by dn="dc=admin,dc=ds" write by users read
by anonymous auth
Ces règles ACL LDAP permettent :
A combinational logic circuit is modeled by the Verilog HDL code in Listing below. Which Boolean expression is correct for the output signal F?
module ece210_hdl( A , B , C , D , F ); input A ; input B ; input C ; input D ; output F ; assign F = (A&&B) + (C||D); endmodule