The two circuits, A and B, modeled by Verilog below are logic equivalent.

  module circuit_A(
  clk          ,
  rstn         ,
  A            ,
  B            ,
  C            ,
  F            
  );
  input         clk            ;//Input clock
  input         rstn           ;//A-sync reset signal, low active
  input         A              ;
  input         B              ;
  input         C              ;
  output        F              ;
  
  assign F = (B && !C) || (!A && B);
  endmodule
  module circuit_B(
  clk          ,
  rstn         ,
  A            ,
  B            ,
  C            ,
  F            
  );
  input         clk            ;//Input clock
  input         rstn           ;//A-sync reset signal, low active
  input         A              ;
  input         B              ;
  input         C              ;
  output        F              ;
  wire   [ 1:0] AB             ;
  assign AB = {A,B};  
  assign AB = {A,B};  
  assign F = (AB==2'h0) ? 1'b0:
             (AB==2'h1) ? 1'b1:
             (AB==2'h2) ? 1'b0: !C; 
  endmodule

The two circuits, A and B, modeled by Verilog below are logic equivalent.

  module circuit_A(
  clk          ,
  rstn         ,
  A            ,
  B            ,
  C            ,
  F            
  );
  input         clk            ;//Input clock
  input         rstn           ;//A-sync reset signal, low active
  input         A              ;
  input         B              ;
  input         C              ;
  output        F              ;
  reg           F              ;
  wire          F_w            ;
  
  assign F_w = (B && !C) || (!A && B);
  always @ (posedge clk or negedge rstn) begin
    if (!rstn) begin
      F <= 1'b0;
    end
    else begin
      F <= F_w;
    end
  end
  endmodule
 
  module circuit_B(
  clk          ,
  rstn         ,
  A            ,
  B            ,
  C            ,
  F            
  );
  input         clk            ;//Input clock
  input         rstn           ;//A-sync reset signal, low active
  input         A              ;
  input         B              ;
  input         C              ;
  output        F              ;
  reg           F              ;
  wire          F_w            ;
  
  always @ (posedge clk or negedge rstn) begin
  if (!rstn) begin
    F <= 1'b0;
  end
  else begin
    if (F_w)
      F <= 1'b1;
    else
      F <= 1'b0;
    end
  end
  assign F_w =  (B && !A )||(!C && B);
  endmodule

A sequential logic circuit is modeled by the Verilog HDL code in Listing below. Which type of flip-flop/latch is modeled by this Verilog code?

  module gate_ff1(
  clk          ,
  rstn         ,
  in           ,
  q            
  );
  input         clk            ;//Input clock
  input         rstn           ;//A-sync reset signal, low active
  input         in             ;
  output        q              ;
  reg           q              ;
  
  always @ (posedge clk or negedge rstn) begin
    if (!rstn) begin
      q <= 1'b0;
    end
    else begin
      q <= in;
    end
  end
  endmodule

A combinational logic circuit is modeled by the Verilog HDL code in Listing below.  Which Boolean expression is correct for the output signal F?

  module ece210_hdl(
  A            ,
  B            ,
  C            ,
  D            ,
  F           
  );
  input         A              ;
  input         B              ;
  input         C              ;
  input         D              ;
  output        F              ;
  
  assign F = (A&&B) + (C||D);
  endmodule      

The two circuits, A and B, shown in Figure below are logic equivalent.

A sequential logic circuit is modeled by the Verilog HDL code in Listing below. Which type of flip-flop/latch is modeled by this Verilog code?

  module gate_ff2(
  clk          ,
  rstn         ,
  in_0         ,
  in_1         ,
  q            
  );
  input         clk            ;//Input clock
  input         rstn           ;//A-sync reset signal, low active
  input         in_0           ;
  input         in_1           ;
  output        q              ;
  reg           q              ;
  wire  [ 1:0]  in             ;
  assign in = {in_0,in_1};
  always @ (posedge clk or negedge rstn) begin
    if (!rstn) begin
      q <= 1'b0;
    end
    else begin
      case (in)
      2'b00:   q <= q;  
      2'b01:   q <= 1'b0;
      2'b10:   q <= 1'b1;
      default: q <= !q;
      endcase 
    end
  end
  endmodule

The two circuits, A and B, shown in Figure below are logic equivalent.

A combinational logic circuit is modeled by the Verilog HDL code in Listing below. Which Boolean expression is correct for the output signal F?

  module ece210_hdl(
  A            ,
  B            ,
  C            ,
  F           
  );
  
  input         A              ;
  input         B              ;
  input         C              ;
  output        F              ;
  assign F = A && (B || C);
  endmodule          

A sequence detector's circuit is illustrated in the figure below. Please select all correct waveforms.

Note: CLK is the clock, I is the input sequence, and O is the detection signal. The gate_dff in the schematic represents a D flip-flop.

A sequence detection circuit is designed based on the Mealy FSM and its state transition diagram is shown in the figure below.

Which sequence can be detected?